Verilog 可綜合性設(shè)計(jì)

Verilog 主要用于數(shù)字電路設(shè)計(jì)的描述，但不是所有的描述方式都可以被綜合成實(shí)際的硬件電路。例如一些用于仿真驗(yàn)證的關(guān)鍵字，屬于仿真驗(yàn)證語言，只能在仿真時(shí)使用，不能被綜合成電路，如系統(tǒng)任務(wù) $dsiplay, initial 語句等。所以使用 Verilog 設(shè)計(jì)數(shù)字電路時(shí)，一定要注意電路的可綜合性。testbench 可以隨心所欲，只要能構(gòu)造出需要的仿真激勵(lì)條件即可。

可綜合與不可綜合結(jié)構(gòu)

所有綜合工具都支持的結(jié)構(gòu)

所有綜合工具都不支持的結(jié)構(gòu)

綜合工具可能支持的結(jié)構(gòu)

可綜合設(shè)計(jì)建議

使用 Verilog 進(jìn)行數(shù)字設(shè)計(jì)時(shí)，需要遵循以下原則：可綜合的結(jié)構(gòu)可大膽使用，不可綜合的結(jié)構(gòu)仿真中使用，有些綜合工具支持有些不支持的結(jié)構(gòu)盡量不使用。

除非某些特殊設(shè)計(jì)，例如 clkgate, 時(shí)鐘切換等電路等，否則設(shè)計(jì)中不要編寫潛在的會被綜合成 Latch 的邏輯。詳見《Verilog 教程》章節(jié)《Verilog 避免 Latch》。

變量聲明時(shí)不要學(xué) C 語言格式對寄存器變量進(jìn)行賦初值操作。仿真時(shí)變量會有設(shè)置的初值，綜合后寄存器初值是不確定的。如果信號初值會影響邏輯功能，則仿真過程可能會因驗(yàn)證不充分而錯(cuò)過查找出邏輯錯(cuò)誤的機(jī)會。

所有內(nèi)部寄存器都應(yīng)該使用復(fù)位進(jìn)行賦初值操作，以確保系統(tǒng)復(fù)位時(shí)各寄存器都有穩(wěn)定的狀態(tài)。因?yàn)闆]有復(fù)位端，綜合后電路中寄存器的初始值不能確定，可能會導(dǎo)致功能錯(cuò)誤。

組合邏輯使用阻塞賦值，時(shí)序邏輯使用非阻塞賦值。組合邏輯一般使用連續(xù)賦值語句 assign 描述，always 描述的電路也能被綜合成組合邏輯，例如"與邏輯"可以描述如下：

    reg     F ; //注意一定要是 reg 型變量
    always @（*） begin
        F = A & B ;
    end

always 語句中被賦值的信號一定要聲明為 reg 型，在組合邏輯中該 reg 變量會被綜合成線網(wǎng)，在時(shí)序邏輯中該 reg 變量會被綜合成觸發(fā)器。

同一個(gè)變量不能受多個(gè)時(shí)鐘（或 always 塊）控制，也不能受時(shí)鐘的雙邊沿控制。此類描述也是不可綜合的。

避免設(shè)計(jì)中出現(xiàn) ?X? 或 ?Z? 值，因?yàn)榫C合工具只能識別 ?0? 或 ?1? 的邏輯值。